12+31:10Что синтезируется в SystemVerilog? Смотрим на примере yosys-slang. Спикер Максим Кудинов11просмотров3 дня назад
12+6:46:00FPGA-Systems: индустриальный подход к верификации, производительности, Scala, UVM-тесты, BMTI и т.д355просмотров2 года назад
12+36:08Практическое применение Simtera: отечественного симулятора и синтезатора ПЛИС51просмотр2 года назад
12+35:31Обзор RnD-цикла современных ASIC/SoC с акцентом на этап проектирования топологии174просмотра2 года назад
12+42:00Параллельный запуск двух ОС на FPGA с процессорной подсистемой или Системный подход к разработке137просмотров2 года назад
12+36:35Плата семейства Arduino на СнК RISС V со встроенной программируемой логикой40просмотров2 года назад
12+29:58SystemRDL для проектирования регистровых файлов. Спикер Артём Кашканов11просмотров3 дня назад
12+2:20:10Стандарты беспроводной связи / Аппаратная разработка для ЦОС / DSP-процессоры404просмотра2 месяца назад
12+34:21Edge AI на ПЛИС: тенденции и руководство по размещению.Спикер Иван Дейнека18просмотров3 дня назад
12+27:39Преобразование System RDL в «человекочитаемую» документацию. Спикер Елена Кирилина25просмотров3 дня назад