Автотестирование с добавлением случайных ошибок: универсальный подход для верификации проектов

При верификации многих систем на базе FPGA/ASIC требуется смоделировать не только нормальную работу, но и работу при ошибочных воздействиях. Андрей Ефимов (Бюро 1440) рассказал о методе, который позволяет генерировать преднамеренные ошибки в UVM-тесте и автоматически оценивать результаты. Слайды можно найти на https://engineer.yadro.com/fpga-systems-2024-2-msk/ 📚 Дополнительные материалы ✅ Статьи на Истовом инженере: · RnD-цикл современных ASIC/SoC глазами тополога https://engineer.yadro.com/article/kak-ustroen-cikl-razrabotki-sovremennyh-mikroshem/ · Опыт автоматизации управления FPGA-стендами для распределенной команды https://engineer.yadro.com/article/fpga-remote/ · Итеративная сборка FPGA-проектов https://engineer.yadro.com/article/iterative-compilation/ · ASIC и FPGA: сорок лет эволюции https://engineer.yadro.com/article/asic-and-fpga-evolution/ ✅ Хабр: · Как мы видеокарту AMD на ПЛИС с RISC-V и Linux запускали https://habr.com/ru/companies/yadro/articles/946950/ · Scala/Chisel против SystemVerilog: генерируем сложные цифровые схемы https://habr.com/ru/companies/yadro/articles/890476/ 🎧 Послушать: · Подкаст «Битовые маски» с Михаилом Коробковым. Виды FPGA. Разработка на FPGA. Создание FPGA-сообщества https://engineer.yadro.com/podcast/vidy-fpga-razrabotka-na-fpga-sozdanie-fpga-soobshhestva/ · Подкаст «Битовые маски» с Алексеем Коваловым. Верификация аппаратных блоков. UVM. Рынок труда в hardware https://engineer.yadro.com/podcast/verification/